Будущие процессоры смогут получить больше кеша: TSMC спустя восемь лет застоя научилась уменьшать ячейки SRAM

Опрос

реклама

Новости Hardware

Самое интересное в обзорах

27.10.2026 [13:28], 

На протяжении жизненного цикла 5-нм, 3-нм и 2-нм техпроцессов TSMC занимаемая ячейкой SRAM площадь не уменьшалась, но к 2028 году техпроцесс A14 должен обеспечить масштабирование более чем на 19 %. Это позволит создавать чипы с бόльшим объёмом кеша или выделять больше места на кристалле для других функциональных блоков.

Источник изображения: Intel

В литографическом производстве новые технологические нормы принято обкатывать на ячейках памяти типа SRAM, обладающих довольно простой структурой. Занимаемую на кристалле ячейкой памяти площадь производители чипов стараются уменьшать с каждым поколением техпроцесса, но у TSMC в этой сфере с момента освоения технологии N5 наблюдалась стагнация, поскольку эта площадь не опускалась ниже 0,021 мкм². По данным DigiTimes, после перехода на технологию A14 на данном направлении наметился прогресс, поскольку площадь ячейки SRAM удастся сократить до значения менее 0,017 мкм², по оценкам самой компании.

Во-первых, это говорит об уменьшении площади ячейки более чем на 19 % по сравнению с техпроцессом N5. Во-вторых, с учётом начала серийного производства 5-нм чипов TSMC в 2020 году, это может указывать на прекращение почти восьмилетней стагнации — серийное производство изделий по техпроцессу A14 компания TSMC планирует начать в 2028 году. В рамках техпроцессов N3 и N2, которые были освоены TSMC между этими годами, площадь ячейки SRAM с компоновкой 6T почти не менялась.

Более того, если указанного прогресса удастся добиться, то TSMC окажется впереди как минимум одного из двух ближайших конкурентов. Intel в рамках собственной технологии 18A способна обеспечить площадь ячейки памяти SRAM в пределах 0,021 мкм², а Samsung Electronics подобные характеристики своих техпроцессов публично не раскрывает.

Помимо увеличения плотности размещения транзисторов на 20 % относительно N2, техпроцесс A14 в исполнении TSMC позволит поднять скорость их переключения на 10–15 %, либо на 30 % снизить энергопотребление при неизменном быстродействии. Помимо лучшего масштабирования ячеек SRAM, дополнительный прогресс должен быть обеспечен на направлении логических элементов чипа. Более компактные ячейки SRAM позволят размещать на чипе больший объём памяти, либо выделять сэкономленный «транзисторный бюджет» кристалла под другие цели.

TSMC разработала и другие новшества типа слоя перераспределения с поддержкой шага 4,5 мкм при пространственной интеграции, высокопроизводительных конденсаторов, межслойных соединений и других технологий интеграции на системном уровне. Массовое производство чипов по технологии A14 планируется начать в 2028 году.

Источник:

Если вы заметили ошибку — выделите ее мышью и нажмите CTRL+ENTER.